Инженер-стажер (RTL development)Вакансия в архиве

Уровень зарплаты
з/п не указана
Город
Санкт-Петербург
Требуемый опыт работы
не требуется

Позиция для студентов старших курсов, выпускников и аспирантов, имеющих базовый опыт разработки RTL на Verilog.

Для рассмотрения Вашей кандидатуры на данную позицию необходимо выполнить тестовое задание (можно найти на сайте нашей компании с секции jobs). При выполнении можно консультироваться по электронной почте.

Обязанности:

  • Участие в разработке и верификации сложных IP модулей под руководством ментора/ведущего инженера

Минимальные требования:

  • Практический опыт разработки RTL (ASIC/FPGA)
  • Уверенный пользователь RTL симулятора (any vendor)
  • Хорошее знание Verilog/SystemVerilog
  • Опыт программирования на С/ASM
  • Знакомство с архитектурой и набором команд хотя бы одного современного процессора
  • Уверенное знание Linux на уровне пользователя
  • Знание английского языка на уровне чтения технической документации

Дополнительным преимуществом будет:

  • Владение скриптовыми языками (perl/tcl/shell), make
  • Опыт работы с системами контроля версий
  • Знакомство с OVM/UVM

Условия:

  • Оформление по ТК РФ
  • Гибкий рабочий график, возможна частичная занятость
  • Интересная и перспективная работа
  • Оплачиваемый отпуск и больничный
  • Быстрый профессиональный рост
  • Возможность публикаций и поездок на конференции

Вакансия доступна для соискателей с инвалидностью
Это означает готовность компании рассматривать соискателей на равных на основании деловых качеств. Соискатель оценивает самостоятельно, насколько требования вакансии сопоставимы с его индивидуальными особенностями.

Тип занятости

Частичная занятость, гибкий график
Отклик направлен работодателю
Сопроводительное письмо к отклику
Написать сопроводительное письмоПисьмо отправлено
Произошла ошибка, попробуйте ещё раз
Дата публикации вакансии

Вакансия в архиве